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固态技能协会将发布首个3D芯片接口规范

来历:OFweek电子工程网 作者:佚名 责任编辑:menbetx万博网 宣告时刻:2011-12-22 12:18 阅览:
中心提示:三星(Samsung)发布了首个用TSV完成的mobileDRAM,该存储器带有WideIO接口(链接),现在看来,该存储器现已契合了由JC42.6工作小组界说的JEDEC规范。事实上,三星也是JC42.6WideIO工作小组的会员之一。

继本年稍早宣告投入开发3DIC规范后,JEDEC(固态技能协会)表明,最快本年12月底或下一年一月初,将可发布首个3DIC接口规范。

在GSA的3DIC工作小组于上星期举办的会议中,英特尔的Ken Shoemaker介绍了关于WideIO存储器规范在电子和机械接口方面的细节。

JEDEC已开端发布3DIC规范──在2009年11月,该组织便发布了针对选用过孔硅(TSV)技能的3D芯片堆叠所拟定的JEP158规范。而行将面世的WideIO规范,看来好像可望在SEMI、Sematech和Si2等推进3DIC规范的比赛中获得抢先。

业界人士普遍认为,LPDDR2的频宽会在WideIO存储器商用化曾经便遭商场筛选。而在此期间,估计LPDDR3(即LPDDR2的下一代版别)将可支撑更高的操作频率,并供给比LPDDR2更低的功耗,以添补此一距离。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的频宽,但其引脚数却与LPDDR2适当。

WideIO是由JEDEC工作小组JC42.6于2008年12月着手开发,首要是针对当时在同一封装中整合逻辑和DRAM,以下降互连电容的3D规范所开发。行将发布的规范界说了最多4个晶粒堆叠而成的存储器立方体,可衔接逻辑SoC,最大封装尺度为10x10x1mm。

针对WideIO的JC42.6规范了逻辑到存储器接口(logictomemoryinterface,LMI),是由JEDEC旗下JC42.6(Low Power DRAM)和JC11两个委员会所一起拟定,其间JC11首要担任芯片封装的机械规范部份。在存储器逻辑和存储器之间的机械接口一般称之为微型圆柱栅阵列(MicroPillar GateArray,MPGA)链接。

至于逻辑和存储器之间的互连办法则并未指定,可所以微凸块或微型圆柱(micropillars)等。该规范还规范了用于测验互连连续性的鸿沟扫描、后拼装阶段的直接存取存储器测验、存储器芯片中的热传感器方位,以及芯片到芯片间接口的准确机械布局等。

此一规范并未指定存储器到逻辑的互连规划或拼装办法。一起不管在存储器或逻辑芯片上,也都并未针对TSV的尺度及方位指定互连的准确方位。别的,存储器和逻辑芯片的厚度、拼装办法和后拼装测验办法也都未指定。

WideIO的具体规范包括:

WideIO界说了4个存储器通道,在LMI上有1,200个衔接:

每个通道都有6列和50行,共300个衔接(193个信号);

40nm的小型衬底/凸块/TSV距离;

每通道宽128字节,一共512字节;

每个通道均包括一切的操控、电源和接地通道

通道之间同享电源衔接

每个通道均可独立操控

独立的操控、时脉和数据

通道之间的引脚位址对称

数据传输速率266mtps

总频宽:17GB/s(每通道4.26GB/s)

WideIO的布局规划(floorplan)一起描绘了可在拼装中针对机械强度和晶粒的共面性挑选支撑凸块或微型圆柱。而相容的底部填充胶则可用于减轻逻辑和存储器晶粒之间的应力,一起将热均匀地散布在晶粒表面上。也能够运用一个硅中介层(interposer)作为第四个晶粒与逻辑SoC衔接的接口,以因应热机械方面的应战。

因为DRAM的自我改写速率会随温度而改变,因而有必要密切注意存储器-逻辑堆叠的热办理。为了进步产品牢靠度,在逻辑芯片抢手和DRAM内的热感测器之间的温度三角洲都有必要设法最小化。因为其选用的制程不同,DRAM和逻辑SoC规划小组有必要严密协作,在制作‘堆叠’芯片时相互沟通资讯。这个规划小组或许有必要要对抢手规划进行权衡,但是,这部份交流资讯的办法却因为JEDEC并未触及而缺少规范化。

三星的存储器立方体

2011年2月,三星(Samsung)发布了首个用TSV完成的mobileDRAM,该存储器带有WideIO接口(链接),现在看来,该存储器现已契合了由JC42.6工作小组界说的JEDEC规范。事实上,三星也是JC42.6WideIO工作小组的会员之一。

其晶粒面积为64.34mm2,比1GB的LPDDR2大了25%。整颗芯片是由4个对称的4×64Mb阵列、周边电路和微凸块所构成。为了下降功耗并援助高传输频宽,该规划藉由选用44×6微凸块衬底来削减I/O驱动器加载。其微凸块尺度20×17μm,距离250μm。该公司的TSV孔径7.5μm,电阻值0.22~0.24Ω,电容值47.4fF。

三星并未发布其WideIODRAM的牢靠性材料。依现在出产TSV的本钱结构来看,要制作WideIO接口的元件明显愈加贵重,不过,这个问题或答应藉由大量出产来处理。久远看来,该技能的确具有着下降本钱及供给更高功用的潜力。

本文小结

对整合逻辑和存储器的3DIC而言,首个针对WideIO的商用化规范至关重要。虽然技能上的立异从不停歇,但现阶段在异质堆叠元件的规划团队之间依然缺少可交流规划数据的规范。此外,下降本钱和改进制程也是未来有必要尽力的首要方向。

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